這是因為有些 Verilog module 並沒有指定 timescale. 可以在 ncelab 指令中加入 -timescale 1ns/10ps 來指定預設的timescale, 或是在所有 Verilog module 前都指定 timescale.
這是因為有些 Verilog module 並沒有指定 timescale. 可以在 ncelab 指令中加入 -timescale 1ns/10ps 來指定預設的timescale, 或是在所有 Verilog module 前都指定 timescale.
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